interleaved mode

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呵呵！你就说了460页码，我随便打开了STM32F4系列的参考手册，在ADC交织转换模式也有类似描述。 或许是语言方面的问题导致理解上的偏差，一咋看的确有点突兀。 它这里的意思说，2个或3个ADC进行轮流采样转换，两个ADC的采样操作要至少保持一定时间间隔。 即这里的Delay.假设我们配置Delay为5CLK. 同时我们对两个ADC通道采样时间配置为15CLK，那么实际 上两个ADC通道转换间隔就是15+2即17CLK,这个结果自然符合最小Delay 5CLK的要求。 打个生活中的比方，为保证饮水机每次提供的都是开水，约定每2次取水时间不要短于10分钟，结果 你每次取水都是20分钟甚至更久。

我随便打开了STM32F4系列的参考手册，在ADC交织转换模式也有类似描述。 或许是语言方面的问题导致理解上的偏差，一咋看的确有点突兀。 它这里的意思说，2个或3个ADC进行轮流采样转换，两个ADC的采样操作要至少保持一定时间间隔。 即这里的Delay.假设我们配置Delay为5CLK. 同时我们对两个ADC通道采样时间配置为15CLK，那么实际 上两个ADC通道转换间隔就是15+2即17CLK,这个结果自然符合最小Delay 5CLK的要求。

补充下，因为你没有说明具体芯片型号，STM32系列很多，我顺手打开F4系列的参考手册跟你描述基本一致。上面解读都是基于F4系列的。 后来有人提醒 其它系列也有类似概念，但在配置和计算上跟F4并不完全一样。比方G4系列的表述关于这个DELAY的F4就 有差异。 总之，我们具体使用时基于具体STM32系列的手册来定。

解决了兄弟 我看中文参考手册的时候就没有那段莫名其妙的英文翻译，就是很简单的一句话。 但st的参考手册出现废话多现象，我真的不敢恭维

你有两下子兄弟不过我没明白你这啥意思 最低转换时间是17clk，然后咱们设置5clk这明显不符合啊

delay是两个adc的采样间隔，并且设置为5clk但是后面计算是15+2clk=17clk，这个17clk才这两个adc采样的间隔吧？ 比如也就是adc1开始采样后的第17个clk咱们才可以开启adc2采样。 那前面的5clk完全就是多于说的嘛，不说的话也不影响

我用的芯片是stm32f769ni 就是那个官方的eval

基本認同你的説法。

https://shequ.stmicroelectronics.cn/thread-631595-1-1.html

[md][https://shequ.stmicroelectronics.cn/thread-631595-1-1.html](https://)

这放的是标题吗

了解一下