DDR信号、DDR时序、PMIC BUCKs-ST提供了什么来执行具有良好信号完整性和DDR时序调谐的PCB设计？

STM32MP1x DDR控制器时序遵循JEDEC标准。这些时序是所有品牌的非常标准的时序。定时取决于DDR类型、DDR数据表、时钟频率、DDR拓扑结构（密度）和DDR速度等级/bin。DDR控制器将严格应用JEDEC中描述的这些定时，它们不在STM32MP1x数据表中。

为了获得成功的设计，我们建议重复使用ST评估板中提供的Altium PCB布局项目或“SMT32MP1系列DDR路由指南示例”中的Altium项目，其中提供了不同的DDR拓扑、不同的DDR-类型和不同的MP1封装。对DDR信号进行了信号完整性测试。许多客户遵循此模板，DDR在信号完整性方面的问题很少。

“Gerber files”下有MP1-DDR布局示例zip文件：https://www.st.com/en/microcontrollers-microprocessors/stm32mp157.html#resource

在STM32MP1x IBIS模型文件下的相同链路下也可用，以防需要信号完整性仿真。AN4803介绍了这些IBIS模型文件的用法。


您可以在应用说明AN5122 STM32MP1x系列DDR内存路由指南.pdf和应用说明AN5431 STPMIC1 PCB布局指南中找到实现PCB信号完整性的一般规则。
 

应用说明“STM32MP1x系列MPUs.pdf上的AN5168 DDR配置”将提供有关DDR控制器本身的更多信息。这仅供参考。如果设计遵循Altium布局示例中计算的推荐长度限制和其他轨道参数，则信号完整性基本上得到保证。对于每个包，MP1-DDR布局示例zip中的excel表提供了DDR信号的STM32MP1x内部长度。它有助于计算轨道的总长度。


DDR时序由FSBL加载到DDR控制器寄存器中，并且寄存器值位于TF-A二进制的FSBL设备树文件（*.dtsi）文件中。

要构建这些文件，有两种可能性：

-如果PCB包含DDR3L@533Mhz您可以直接重复使用ST参考板（根据您的配置选择stm32mp15-ddr3-2x4Gb-1066-binG.dtsi或stm32mp15-ddr3-1x4Gb-1066-binG.dtsi）。该时序可以应用于DDR速度/仓等级为1066-G的任何DDR3L。

-如果您的PCB使用其他配置，STM32CubeMx将帮助您计算DDR时序配置，并将生成与DDR设置相关的设备树文件。
 

关键字 信号完整性，STM32MP1 IBIS型号，DDR控制器，JEDEC