SN74V3690-6PEU

SN74V3640、SN74V3650、SN74V4660、SN74V3 670、SN74v3 680和SN74V3690-6PEU是非常深的高速CMOS先进先出（FIFO）存储器，具有定时读写控制和与×36/×18/×9数据流匹配的灵活总线。这些FIFOs提供了几个关键的用户优势：

• 读写端口上灵活的×36/×18/×9总线匹配
• 重传操作所需的周期是固定且短的。
• 从第一个字被写入空FIFO到它可以被读取的时间，第一个字数据等待时间是固定且短的。
• 高密度产品，最高1 Mbit

总线匹配同步FIFO特别适用于网络、视频、信号处理、电信、数据通信和其他需要缓冲大量数据并匹配大小不等的总线的应用。

每个FIFO具有一个数据输入端口（Dn）和一个数据输出端口（Qn），这两个端口都可以采用36位、18位或9位宽度，这取决于主复位周期期间外部控制引脚的输入宽度（IW）、输出宽度（OW）和总线匹配（BM）的状态。

输入端口由写时钟（WCLK）和写启用（WEN\）输入控制。当WEN\被断言时，数据在WCLK的每个上升沿写入FIFO。输出端口由读时钟（RCLK）和读使能（REN\）输入控制。当REN\被断言时，在RCLK的每个上升沿从FIFO读取数据。输出启用（OE\）输入用于输出的三态控制。

RCLK和WCLK信号的频率可以从0到fMAX变化，完全独立。对于一个时钟输入相对于另一个的频率没有限制。

这些设备有两种可能的操作定时模式：首字通过（FWFT）模式和标准模式。

在FWFT模式中，写入空FIFO的第一个字在RCLK信号的三次转换后直接计时到数据输出线。访问第一个单词时不需要断言REN\。然而，写入FIFO的后续字需要低REN\才能访问。主复位期间FWFT/SI输入的状态决定定时模式。

对于需要比单个FIFO所能提供的更多数据存储容量的应用，FWFT定时模式允许通过串联FIFO进行深度扩展（即，一个FIFO的数据输出连接到下一个FIFO对应的数据输入）。不需要外部逻辑。

在标准模式下，写入空FIFO的第一个字不会出现在数据输出线上，除非执行了特定的读取操作。一种读操作，包括激活REN\并启用上升的RCLK边沿，将字从内部存储器转移到数据输出线。

这些FIFO有五个标志引脚：空标志或输出就绪（EF\/or\）、满标志或输入就绪（FF\/IR\），半满标志（HF）、可编程几乎空标志（PAE\）和可编程几乎满标志（PAF\）。EF\和FF\功能在标准模式下选择。在FWFT模式下选择IR\和OR\功能。无论定时模式如何，HF\、PAE\和PAF\始终可用。

PAE\和PAF\可以独立编程，以便在内存中的任何点进行切换。可编程偏移量确定标志切换阈值，可通过并行或串行方法加载。还提供了八个默认偏移设置，以便可以将PAE\设置为从空边界切换到预定义数量的位置。PAF\阈值也可以从整个边界设置为类似的预定义值。默认偏移值在主复位期间由FSEL0、FSEL1和LD\的状态设置。

对于串行编程，SEN\与LD\一起通过WCLK每个上升沿上的串行输入（SI）加载偏移寄存器。对于并行编程，WEN\与LD\一起通过WCLK的每个上升沿上的Dn加载偏移寄存器。REN\和LD\可以在RCLK的每个上升沿上从Qn并行读取偏移，而不管是否选择了串并偏移加载。

在主复位（MRS\）期间，读取和写入指针被设置到FIFO的第一个位置。FWFT引脚选择标准模式或FWFT模式。

部分重置（PRS\）还将读取和写入指针设置为内存的第一个位置。然而，部分复位前存在的定时模式、可编程标志编程方法和默认或编程偏移设置保持不变。标志根据定时模式和有效的偏移进行更新。PRS可用于在不需要重新编程可编程标志的情况下，在运行中重置设备。

此外，还可以选择PAE\和PAF\输出的定时模式。PAE\和PAF\的定时模式可以设置为异步或同步。

如果选择了异步PAE\/PAF\配置，则在RCLK从低到高转换时，PAE\被断言为低。在WCLK从低到高转换时，PAE\重置为高。类似地，在WCLK从低到高的转变中，PAF被断言为低，而在RCLK从高到低的转变中PAF被重置为高。

如果选择了同步PAE\/PAF\配置，则仅在RCLK的上升沿而不是WCLK上断言和更新PAE\。类似地，PAF仅在WCLK的上升沿被断言和更新，而不是RCLK。在主复位期间，通过可编程标志模式（PFM）的状态来配置期望的模式。

重传功能允许从FIFO中多次重新读取数据。在上升的RCLK边缘期间，重传（RT\）输入的低电平通过将读指针设置到存储器阵列的第一位置来启动重传操作。可以使用重传定时模式（RM）选择零延迟重传定时方式。在主重置期间，低RM选择零延迟重传。主重置期间RM上的高值选择正常延迟。

如果选择了零延迟重传操作，则如果RT\较低，则将要重传的第一个数据字放置在输出寄存器上，相对于发起重传的相同RCLK边缘。

正常延迟重传定时见图11和12。零延迟重传定时见图13和图14。

设备可以配置不同的输入和输出总线宽度（见表1）。

提供了大端/小端数据字格式。当数据以长字（×36/×18）格式写入FIFO并以小字（×18/×9）格式从FIFO中读出时，此功能非常有用。如果选择了大端模式，则首先从FIFO中读出写入FIFO的长字的最高有效字节（MSB）（字），然后是最低有效字节（LSB）。如果选择了小端格式，则首先读取写入FIFO的长字的LSB，然后读取MSB。在主复位期间，通过大端/小端（BE\）引脚的状态配置所需的模式（参见图4中的总线匹配字节排列）。

当编程标志偏移时，穿插/非穿插奇偶校验（IP）位功能允许用户选择加载到并行端口（D0-Dn）的字中的奇偶校验位。如果选择了分散奇偶校验模式，则FIFO假设在标志偏移的并行编程期间奇偶校验位位于位位置D8、D17、D26和D35。如果选择了非交错奇偶校验模式，则假设D8、D17和D26为有效位，并且忽略D32、D33、D34和D35。在主复位期间，根据IP输入的状态选择间隔奇偶校验模式。间隔奇偶校验控制仅在偏移寄存器的并行编程期间有效。它不会影响写入FIFO和从FIFO读取的数据。

SN74V3640、SN74V3650、SN74V4660、SN74V3 670、SN74V 3680和SN74V 690-6PEU采用高速亚微米CMOS技术制造，其工作温度为0°C至70°C。

特色