TMS320VC5409AZGU16定点数字信号处理器（DSP）（以下简称5409A，除非另有规定）基于一种先进的改良哈佛架构，该架构具有一条程序存储器总线和三条数据存储器总线。该处理器提供具有高度并行性的算术逻辑单元（ALU）、专用硬件逻辑、片上存储器和其他片上外设。该DSP的操作灵活性和速度的基础是高度专业化的指令集。
分离的程序和数据空间允许同时访问程序指令和数据，提供了高度的并行性。在一个周期内可以执行两次读取操作和一次写入操作。具有并行存储和特定于应用程序的指令的指令可以充分利用这种体系结构。此外，数据可以在数据和程序空间之间传输。这种并行性支持一组强大的算术、逻辑和位操作，这些操作都可以在一个机器循环中执行。5409A还包括管理中断的控制机制，
特色
- 具有三个独立的16位数据存储器总线和一个程序存储器总线的高级多总线体系结构
- 40位算术逻辑单元（ALU），包括一个40位桶形移位器和两个独立的40位累加器
- 17位并行乘法器，耦合到40位专用加法器，用于非流水线单循环乘法/累加（MAC）操作
- 维特比运算符加法/比较选择的比较、选择和存储单元（CSSU）
- 用于计算单个周期中40位累加器值的指数值的指数编码器
- 具有八个辅助寄存器和两个辅助寄存器算术单元（ARAU）的两个地址发生器
- 具有总线固定器功能的数据总线
- 8M\xD7 16位最大可寻址外部程序空间的扩展寻址模式
- 32K x 16位片上RAM包括：
- 四块8K\xD7 16位片上双存取程序/数据RAM
- 为程序存储器配置的16K\xD7 16位片上ROM
- 增强型外部并行接口（XIO2）
- 程序代码的单指令重复和块重复操作
- 用于更好的程序和数据管理的块内存移动指令
- 具有32位长字操作数的指令
- 具有两个或三个操作数读取的指令
- 具有并行存储和并行加载的算术指令
- 条件存储指令
- 从中断快速返回
- 片上外围设备
- 软件可编程等待状态发生器和可编程存储体开关
- 带内部振荡器或外部时钟源的片上可编程锁相环（PLL）时钟发生器（1）
- 一个16位定时器
- 六通道直接存储器存取（DMA）控制器
- 三个多通道缓冲串行端口（McBSP）
- 8/16位增强型并行主机端口接口（HPI8/16）
- 断电模式下IDLE1、IDLE2和IDLE3指令的功耗控制
- CLKOUT关闭控制以禁用CLKOUT
- 基于片上扫描的仿真逻辑，IEEE标准1149.1（2）（JTAG）边界扫描逻辑
- 144引脚球栅阵列（BGA）（GGU后缀）
- 144针薄型四边形扁平封装（LQFP）（PGE后缀）
- 6.25-ns单周期定点指令执行时间（160 MIPS）
- 8.33-ns单周期定点指令执行时间（120 MIPS）
- 3.3V I/O电源电压（160和120 MIPS）
- 1.6V核心电源电压（160 MIPS）
- 1.5 V核心电源电压（120 MIPS）
