LMK04832EVM是具有JEDEC JESD204B支持的超高性能时钟调节器，并且与LMK0482x系列设备引脚兼容。
PLL2的14个时钟输出可配置为使用设备和SYSREF时钟驱动七个JESD204B转换器或其他逻辑设备。可以使用直流和交流耦合提供SYSREF。不限于JESD204B应用，14个输出中的每一个都可以单独配置为传统时钟系统的高性能输出。
LMK04832EVM可配置为在双PLL、单PLL或时钟分配模式下运行，无论是否生成或重新锁定SYSREF。PLL2可以与内部或外部VCO一起工作。
LMK04832EVM的高性能结合了诸如在功率和性能之间进行权衡的能力、双VCO、动态数字延迟和延迟等功能，使其成为提供灵活的高性能时钟树的理想选择。
特色
- 最大时钟输出频率：3255 MHz
- 多模式：双PLL、单PLL和时钟分配
- 2500 MHz时的超低噪声：
- 54 fs RMS抖动（12 kHz至20 MHz）
- 64 fs RMS抖动（100 Hz至20 MHz）
- –157.6 dBc/Hz噪声基底
- 3200 MHz时的超低噪声：
- 61 fs RMS抖动（12 kHz至20 MHz）
- 67 fs RMS抖动（100 Hz至100 MHz）
- –156.5 dBc/Hz噪声下限
- 第二层
- PLL FOM–230 dBc/Hz
- PLL 1/f–128 dBc/Hz
- 相位检测器速率敢达320 MHz
- 两个集成VCO：2440至2580 MHz
和2945至3255 MHz
- 最多14个差动装置时钟
- CML、LVPECL、LCPECL、HSDS、LVDS和2xLVCMOS可编程输出
- 最多1个缓冲VCXO/XO输出
- LVPECL、LVDS、2xLVCMOS可编程
- 1-1023 CLKout分隔器
- 1-8191 SYSREF分频器
- SYSREF时钟的25 ps步进模拟延迟
- 设备时钟和SYSREF的数字延迟和动态数字延迟
- PLL1保持模式
- 0—PLL1或PLL2延迟
- 支持105°C PCB温度
（在热垫处测量）
