AD9528BCPZ-REEL7是一个两级PLL，带有集成的JESD204BSYSREF发生器，用于多设备同步。第一级锁相环（PLL）（PLL1）通过减少系统时钟上的抖动来提供输入参考条件。第二级PLL（PLL2）提供高频时钟，以实现低集成抖动以及时钟输出驱动器的低宽带噪声。外部VCXO提供PLL2所需的低噪声参考，以实现实现可接受性能所需的限制相位噪声和抖动要求。片上VCO从3.450 GHz调谐到4.025 GHz。集成SYSREF发生器输出与PLL1和PLL2输出同步的单触发、N触发或连续信号，以对多个设备进行时间校准。
AD9528BCPZ-REEL7产生六个输出（输出0至输出3、输出12和输出13），最大频率为1.25 GHz，八个输出的最大频率为1 GHz。每个输出可配置为直接从PLL1、PLL2或内部SYSREF发生器输出。14个输出通道中的每一个都包含一个具有粗略数字相位调整功能的分频器和一个模拟精细相位延迟块，可在所有14个输出端的定时对齐中实现完全的灵活性。AD9528BCPZ-REEL7也可用作双输入灵活缓冲器，以分配14个设备时钟和/或SYSREF信号。上电时，AD9528BCPZ-REEL7将VCXO信号直接发送至输出12和输出13，作为上电就绪时钟。
特色
- 可配置HSTL或LVDS的14个输出
- 最大输出频率
- 6个输出，最高1.25 GHz
- 8个输出，最高1 GHz
- 取决于压控晶体振荡器
- （VCXO）频率精度（启动频率精度：<±100 ppm）
- 每个输出上的专用8位分频器
- 粗略延迟：63步，频率为射频VCO分频器输出频率的1/2，无抖动影响
- 精细延迟：分辨率为31 ps的15步
- 典型输出到输出偏差：20 ps
- 奇数分频器设置的占空比校正
- 输出12和输出13，上电时VCXO输出
- 绝对输出抖动：在122.88 MHz、12 kHz至20 MHz积分范围内，<160 fs
- 数字频率锁定检测
- SPI和I2C兼容串行控制端口
- 双PLL架构
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- 使用外部VCXO提供参考输入时钟清理
- 相位检测器频率高达110 MHz
- 冗余参考输入
- 自动和手动参考切换模式反转和非反转切换
- 具有保持模式的参考检测丢失
- 用于射频/中频（RF/IF）合成器的VCXO的低噪声LVDS/HSTL输出
- 第二层
- 高达275 MHz的鉴相器速率
- 集成低噪声VCO
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应用
- 高性能无线收发器
- LTE和多载波GSM基站
- 无线和宽带基础设施
- 医疗器械
- 为高速ADC、DAC、DDS、DDC、DUC、MxFE计时；支持JESD204B
- 低抖动、低相位噪声时钟分布
- ATE和高性能仪表
（图片：引出线）
