CDCVF2509APW是一款高性能、低偏斜、低抖动、锁相环（PLL）时钟驱动器。它使用PLL在频率和相位上精确地将反馈（FBOUT）输出与时钟（CLK）输入信号对齐。它专门设计用于同步DRAM。CDCVF2509APW在3.3V VCC下运行。它还提供集成的串联阻尼电阻器，使其成为驱动点对点负载的理想选择。
一组五个输出和一组四个输出提供CLK的九个低偏斜、低抖动拷贝。输出信号占空比调整为50%，与CLK的占空比无关。通过控制（1G和2G）输入分别启用或禁用每组输出。当G输入为高时，输出在相位和频率上与CLK切换；当G输入为低时，输出被禁止为逻辑低状态。当没有输入信号（<1 MHz）施加到CLK时，设备自动进入断电模式；输出进入低状态。
与许多包含PLL的产品不同，CDCVF2509APW不需要外部RC网络。PLL的环路滤波器包含在芯片上，最大限度地减少了部件数量、电路板空间和成本。
有关应用信息，请参阅应用报告《CDC509/516/2509/2510/2516的高速分布设计技术》（SLMA003）和《使用带有扩频时钟（SSC）的CDC2509A/2510A PLL》（SCAA039）。
CDCVF2509APW的工作温度为0°C至85°C。
由于其基于PLL电路，CDCVF2509APW需要稳定时间来实现反馈信号与参考信号的锁相。在CLK上电和施加固定频率、固定相位信号之后，以及在PLL参考或反馈信号的任何变化之后，需要该稳定时间。PLL可以通过将AVCC捆绑到地来旁路，以用作简单的时钟缓冲器。
特色
- 设计满足并超过PC133 SDRAM注册DIMM规范1.1版
- 扩频时钟兼容
- 工作频率20 MHz至175 MHz
- 66 MHz至166 MHz的静态相位误差分布为±125 ps
- 60 MHz至175 MHz时的抖动（cyc-cyc）IsTyp=65 ps
- 先进的深亚微米工艺与当前一代PC133设备相比，功耗降低40%以上
- 自动频率检测以禁用设备（断电模式）
- 可提供塑料24针TSSOP
- 同步DRAM应用的锁相环时钟分布
- 将一个时钟输入分配给一组五个和一组四个输出
- 每个输出组的单独输出启用
- 外部反馈（FBIN）端子用于将输出与时钟输入同步
- 25-片上串联阻尼电阻器
- 无需外部RC网络
- 工作电压为3.3 V
- 应用
- DRAM应用程序
- 基于PLL的时钟分配器
- 非PLL时钟缓冲器
